vivado second project gate4.v 제작(2)

이번에는 input 조합회로에 대해서 구현 해보겠습니다.

gate4.v를 제작해주세요

module gate4(
    input a, b, c, d,
    output y_a, y_b
    );
    
assign y_a = (a & b) | (c & d);
assign y_b = a & (b | c) & d;

endmodule

 

 

set as top을 통해서 꼭 메인파일로 만들어주세요

 

전에 만들었던 Schematic 파일로 인해서 그전 파일을 계속 불러 올 수 있으니 reload를 눌러주세요

 Synthesis를 확인해보겠습니다.

 

gate4.tcl을 생성하여 a, b 두개의 입력에서 4개의 입력으로 바꾸겠습니다.

restart

add_force a {0 0ns} {1 50ns} -repeat_every 100ns
add_force b {0 0ns} {1 100ns} -repeat_every 200ns
add_force c {0 0ns} {1 200ns} -repeat_every 400ns
add_force d {0 0ns} {1 400ns} -repeat_every 800ns

run 800 ns

 

짜란~

 

 

simulation  값이 완성되었습니다~~